Grupo de Ingeniería Microelectrónica

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 Departamento de Tecnología Electrónica, Ingeniería de Sistemas y Automática Universidad de Cantabria
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Título:Level-0 VHDL synthesis syntax and semantics
Tipo:Informe, Estudio o Dictamen por encargo
Lugar:Technical report of the ESPRIT 8370 ESIP project
Fecha:1995-12
Autores: Eugenio Villar
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